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[社招内推] NVIDIA 上海 ASIC Physical Design 团队招聘
lionheart126 · 2021-03-31 15:55:32 +08:00 · 809 次点击这是一个创建于 1359 天前的主题，其中的信息可能已经有所发展或是发生改变。
如题，上海，不限工作年限。有意向者请发送简历到 [email protected]
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你是否也想成为一名芯片设计师，改变世界？
随着大数据、AI 、5G 等技术的快速发展，
云端的计算力为了满足更高的要求，推动了全球芯片市场的持续增长。
而伴随着芯片工艺不断进步，设计规模的增大。
数字芯片物理设计也面临着低功耗，多应用模式的巨大挑战！
为此，NVIDIA ASIC Physical Design 团队发出召集令：
加入 ASIC PD 团队，不给思维设限，挑战自我，参与世界上几乎最大、最先进的芯片物理设计！
职位介绍
职位地点：上海
作为全球团队中的核心团队，NVIDIA 上海 ASIC PD 团队已经独立完成了数十块芯片的物理整合和时序分析，技术覆盖所有的角落，水平在全球团队中处于领先地位。该团队不但有 20 年丰富工作经验的高级工程师，也有各个领域的技术专家，还有不同团队的核心成员，以及刚刚毕业的同学们。
作为 ASIC-PD 团队成员，你将参与 GPU 和 Tegra 产品线的研发，与 IP，DFT，PR，Library 等各团队紧密合作，完成从 RTL freeze 到 tape out 除 DFT 和 P&R 之外的芯片实现工作。如以高品质按计划完成芯片网表，时序约束。
工作内容还包括各模式各层次各 corner 的时序分析修复，sign off，对流程的优化和改进，以及对新工艺的研究和使用。
工作内容
Synthesis
Formal check
Design quality check
Partition
Constraint
Timing corner definition, signoff strategy
Timing analysis/closure
Timing signoff
Async check: CDC/MTBF/Glitch/reconvergence/async timing
Lib quality check
Methodology
你将得到
参与世界上几乎最大最先进的芯片物理设计，有机会接触了解到从前端设计到后端流片的各个环节，学习最领先的芯片设计知识和方法。
应用多级 hierarchical 物理设计技术完成超大规模芯片设计。
高效地完成大规模的逻辑综合，逻辑划分以及形式验证。
应用最先进的工艺：选择 corner，研究和定义不同 corner 的参数：ocv，derating，setup/hold margin 。
负责最先进的超高速 IO 物理实现：不仅仅是了解设计，加约束，写流程，收敛时序；还需要预测下一代的时序问题，提出解决方案。
学习 CDC，异步时序设计，异步设计失效是很难检测的失效，多数公司却没有完整的解决方案。
面对最有挑战的芯片设计问题，与 ASIC，ANALOG，P&R 等设计者紧密合作解决相关问题
收获技术、沟通能力，以及通过团队合作解决复杂问题的能力都能得到充分的发挥和提高。
在完成设计的同时完善流程，提高工作效率。
欢迎这样的你
拥有微电子、电子工程、计算机等相关专业学士以及以上学位
对静态时序分析，综合，网表质量检查，形式验证，CDC，异步时序分析等的全部和部分有良好的了解，并有相关工作经验
拥有良好的团队合作精神和解决问题的能力
掌握如 perl，python，tcl，csh 等脚本知识
拥有 P&R, ASIC 设计 、DFT 的相关知识为加分项
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你是否也想成为一名芯片设计师，改变世界？
随着大数据、AI 、5G 等技术的快速发展，
云端的计算力为了满足更高的要求，推动了全球芯片市场的持续增长。
而伴随着芯片工艺不断进步，设计规模的增大。
数字芯片物理设计也面临着低功耗，多应用模式的巨大挑战！
为此，NVIDIA ASIC Physical Design 团队发出召集令：
加入 ASIC PD 团队，不给思维设限，挑战自我，参与世界上几乎最大、最先进的芯片物理设计！
职位介绍
职位地点：上海
作为全球团队中的核心团队，NVIDIA 上海 ASIC PD 团队已经独立完成了数十块芯片的物理整合和时序分析，技术覆盖所有的角落，水平在全球团队中处于领先地位。该团队不但有 20 年丰富工作经验的高级工程师，也有各个领域的技术专家，还有不同团队的核心成员，以及刚刚毕业的同学们。
作为 ASIC-PD 团队成员，你将参与 GPU 和 Tegra 产品线的研发，与 IP，DFT，PR，Library 等各团队紧密合作，完成从 RTL freeze 到 tape out 除 DFT 和 P&R 之外的芯片实现工作。如以高品质按计划完成芯片网表，时序约束。
工作内容还包括各模式各层次各 corner 的时序分析修复，sign off，对流程的优化和改进，以及对新工艺的研究和使用。
工作内容
Synthesis
Formal check
Design quality check
Partition
Constraint
Timing corner definition, signoff strategy
Timing analysis/closure
Timing signoff
Async check: CDC/MTBF/Glitch/reconvergence/async timing
Lib quality check
Methodology
你将得到
参与世界上几乎最大最先进的芯片物理设计，有机会接触了解到从前端设计到后端流片的各个环节，学习最领先的芯片设计知识和方法。
应用多级 hierarchical 物理设计技术完成超大规模芯片设计。
高效地完成大规模的逻辑综合，逻辑划分以及形式验证。
应用最先进的工艺：选择 corner，研究和定义不同 corner 的参数：ocv，derating，setup/hold margin 。
负责最先进的超高速 IO 物理实现：不仅仅是了解设计，加约束，写流程，收敛时序；还需要预测下一代的时序问题，提出解决方案。
学习 CDC，异步时序设计，异步设计失效是很难检测的失效，多数公司却没有完整的解决方案。
面对最有挑战的芯片设计问题，与 ASIC，ANALOG，P&R 等设计者紧密合作解决相关问题
收获技术、沟通能力，以及通过团队合作解决复杂问题的能力都能得到充分的发挥和提高。
在完成设计的同时完善流程，提高工作效率。
欢迎这样的你
拥有微电子、电子工程、计算机等相关专业学士以及以上学位
对静态时序分析，综合，网表质量检查，形式验证，CDC，异步时序分析等的全部和部分有良好的了解，并有相关工作经验
拥有良好的团队合作精神和解决问题的能力
掌握如 perl，python，tcl，csh 等脚本知识
拥有 P&R, ASIC 设计 、DFT 的相关知识为加分项
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